La roadmap Blackwell → Rubin de NVIDIA — la cadence annuelle qui a pricé les prochains 2 000 Md$ de cap boursière

NVIDIA a discrètement exécuté l'une des accélérations de cadence les plus agressives de l'histoire des semi-conducteurs entre 2022 et 2026. Le cycle produit est passé de 2 ans (Volta 2017 → Turing 2018 avec un gap dérivatif, Ampere 2020, Hopper 2022) à annuel avec des refreshs mi-cycle. Hopper H100 en 2022. Blackwell B200/GB200 en 2024. B300/GB300 mi-cycle mi-2025. Rubin fin 2026. Rubin Ultra 2027. Feynman 2028.

Chaque pas de cadence c'est environ 2-3× les FLOPs, une nouvelle génération de mémoire (HBM3 → HBM3E → HBM4), et un nouveau tier de packaging (CoWoS-S → CoWoS-L → CoWoS-XL ou successeur). Le marché price que la cadence tient jusqu'en 2027-2028. Si c'est le cas, l'histoire revenu et marge compose. Si un seul nœud glisse d'un trimestre ou si les rendements déçoivent, le multiple se comprime vite. Cet article c'est ce que chaque jalon est réellement, quelles dépendances fournisseurs se trouvent en dessous, et où vit la concentration de risque.

La cadence telle qu'effectivement exécutée

Hopper H100 — livré début 2022. Process : TSMC N4. HBM : HBM3. ~80 Go de mémoire, ~3,4 To/s de bande passante, ~1979 TFLOPs FP16. Le produit qui a établi la catégorie data-center IA. NVIDIA a expédié environ 500K H100 en 2023 et 2M+ en 2024 au pic.

Hopper H200 — livré fin 2023. Refresh mi-cycle du H100 avec upgrade mémoire HBM3E. Même die N4, ~141 Go HBM3E, ~4,8 To/s. A comblé le gap jusqu'à Blackwell.

Blackwell B200 / GB200 — livré Q4 2024. Process : TSMC N4P. HBM : 8 stacks de HBM3E par B200, 16 par GB200 (qui package deux dies B200 + un CPU Grace sur le même module). ~192 Go de mémoire par B200, ~8 To/s de bande passante, ~10 PFLOPs FP4 (le nouveau format basse-précision introduit par Blackwell). Le ramp a absorbé toute la production N4P + CoWoS-L + HBM3E coréenne de TSMC pendant 18 mois.

Blackwell B300 / GB300 — refresh mi-cycle, livré mi-2025. Même die N4P, HBM3E 12-stack (~288 Go), ~10-12 To/s de bande passante. Mi-cycle parce que le process N3 de Rubin a légèrement glissé et NVIDIA a comblé le gap avec un refresh memory-uplift sur le die existant.

Rubin / GR200 — livraison fin 2026 (cible). Process : TSMC N3. HBM : HBM4 (spec annoncée, 1,5-2× la bande passante HBM3E). Nouveau tier de packaging CoWoS-XL. ~2,5-3× le throughput B200 attendu sur les workloads training. Upgrade CPU Grace vers Grace 2 attendu pour les superpuces GR200.

Rubin Ultra — 2027 (cible). Refresh mi-cycle de Rubin avec uplift mémoire HBM4E et die N3 à rendement amélioré.

Feynman — 2028 (cible). Process : TSMC N2 ou dérivé-N3. HBM : HBM4E ou HBM5. Détails d'architecture pas publiquement divulgués ; pré-annoncé comme « prochaine architecture majeure après Rubin ».

Le pattern de cadence : architecture majeure tous les deux ans, refresh mi-cycle chaque année entre. La cadence architecture 2 ans est similaire au rythme historique ; la cadence produit annuelle (majeure + refresh empilés) est nouvelle et agressive.

Pourquoi la cadence compte pour le modèle financier

Le modèle d'earnings bull-case de NVIDIA a trois hypothèses implicites :

1. Chaque génération élargit la classe de workloads adressables. Hopper a permis le training GPT-3-class à échelle significative ; Blackwell a permis Llama-3-405B et GPT-4-class avec des temps de training raisonnables ; Rubin permet les modèles 1T-paramètres+ et les training-runs frontière qui consomment 50 000+ clusters GPU. Tant que chaque pas de cadence ouvre un nouveau tier de modèle qui n'était pas économiquement faisable avant, la demande s'étend plus vite que l'offre.

2. L'ASP tient (ou croît) par génération. Hopper H100 a lancé à ~30K$ d'ASP. Blackwell B200 a lancé à ~40K$. Rubin est attendu à ~50K$+. La puce devient plus chère par unité même si les FLOPs/dollar s'améliorent matériellement — parce que chaque génération permet des workloads qui étaient impossibles à l'économie de la génération précédente. Les clients paient pour le nouveau tier de capacité, pas pour les FLOPs marginaux.

3. Le ramp en volume accélère. Hopper a vendu ~3M d'unités sur 2023-2024. Blackwell est en route pour vendre 5-7M d'unités sur 2025-2026. Rubin est projeté à 8-12M d'unités sur 2026-2028. Chaque génération a un TAM plus grand parce que chaque génération a plus de workloads IA déployés à servir.

L'effet de composition : ASP × Volume × Cadence annuelle = le ramp de revenu que le marché price. Si une des trois jambes faiblit — ASP sous pression d'AMD ou du custom silicon, volume qui glisse à cause de l'offre HBM ou de l'in-housing client, ou cadence qui glisse pour des problèmes de fab ou de packaging — le modèle se déprate.

Où vit réellement le risque de cadence

Trois nœuds dans la chaîne d'approvisionnement qui gatent la roadmap :

Nœud 1 — process TSMC. N4P (Blackwell), N3 (Rubin), N2 (Feynman). TSMC a exécuté N4/N4P/N3 dans les temps. N2 (planifié pour la production de masse 2028) est le premier nœud utilisant des transistors gate-all-around (GAA) chez TSMC et le premier nœud où le planning public montre un peu de marge. Si N2 glisse d'un trimestre ou si les rendements sont pires que la guidance, Feynman se comprime ou bascule sur un dérivé-N3.

Nœud 2 — HBM. Ramp d'offre HBM3E chez SK Hynix/Samsung/Micron jusqu'en 2026. Qualification HBM4 2026-2027. Développement HBM4E pour 2027-2028. L'oligopole mémoire coréen contrôle cette voie ; la visibilité capex est annuelle. Si la qualification HBM4 glisse au tier high-spec (ce qui est arrivé avec HBM3E chez Samsung), la configuration mémoire du ramp Rubin peut être downgradée ou étalée. Voir l'analyse du bottleneck HBM pour le détail côté offre.

Nœud 3 — packaging CoWoS. La capacité CoWoS de TSMC a été la contrainte binding sur Blackwell à plusieurs reprises en 2024-2025. CoWoS-L pour Blackwell, CoWoS-XL pour Rubin. Chaque tier requiert de nouveaux équipements fab, une nouvelle qualification process, et des délais de 18+ mois. TSMC investit lourdement mais le ramp de capacité est par à-coups — une livraison d'équipement retardée (Applied Materials, Tokyo Electron, scanners EUV ASML pour les couches interposer) se propage dans les dates de lancement produit de NVIDIA.

La concentration de risque est verticale — NVIDIA dépend de TSMC pour le process, de SK Hynix/Samsung/Micron pour la mémoire, et de TSMC encore pour le packaging avancé. Il n'y a pas de seconde source pour aucun des trois au leading edge. Un seul problème fournisseur à n'importe lequel des trois nœuds retarde la cadence.

Ce qui s'est déjà passé (et ce qui ne s'est pas passé)

Le track-record d'exécution de la cadence jusqu'ici :

Hopper H100 → dans les temps, 2022. Schedule tenu.

Hopper H200 → dans les temps, fin 2023. Schedule tenu. Upgrade mémoire comme attendu.

Blackwell B200 → glissement d'environ 1 trimestre. Initialement ciblé Q3 2024, glissé à Q4 2024 sur un problème lié au packaging que NVIDIA a divulgué en earnings. Les hyperscalers ont absorbé le glissement.

Blackwell B300 → dans les temps, mi-2025. Refresh mi-cycle livré dans la fenêtre annoncée.

Rubin → attendu Q4 2026. Suit actuellement la fenêtre annoncée d'après les commentaires du management. Pas de disclosure publique de glissement.

Le pattern : les petits glissements sont absorbés sans casser la cadence, mais un glissement de plus d'1 trimestre sur une génération majeure le ferait. Le glissement d'un trimestre du B200 n'a pas bougé l'action matériellement parce que l'offre était déjà vendue et le bucket de demande s'est simplement décalé en avant. Un glissement d'un semestre sur Rubin bougerait l'action — parce que le modèle de revenu 2027 implicite suppose une contribution significative du volume Rubin tout au long de l'année.

La lecture concurrente — la cadence est-elle soutenable ?

Deux contre-positions à prendre au sérieux :

Contre-position 1 : la cadence est insoutenable. Des architectures majeures annuelles avec refreshs mi-cycle c'est plus rapide que ce qu'aucun autre vendeur de SoC complexe n'a soutenu. La cadence tick-tock d'Intel a cassé au nœud 10nm. La cadence annuelle d'AMD côté consumer a eu plusieurs retards. NVIDIA demande plus que du tick-tock — ils livrent une nouvelle architecture chaque année avec nouvelle mémoire et nouveau packaging. Quelque chose va casser tôt ou tard.

Contre-position 2 : la cadence tient mais l'ASP ne peut pas suivre. Même si NVIDIA livre chaque génération dans les temps, la courbe de rendements décroissants sur l'amélioration FLOPs/dollar veut dire que les clients pourraient ne pas payer le prochain step-up d'ASP. Si Rubin sort à 50K$ et Feynman veut lancer à 70K$, le calcul client (retour sur un accélérateur 70K$ vs le prédécesseur 50K$) peut ne pas tenir à moins que les workloads continuent à s'étendre. C'est le bear case plus profond — pas que NVIDIA échoue à exécuter la roadmap, mais que le marché des accélérateurs atteint un plafond de prix.

Le prix bull-case actuel pèse probablement la Contre-1 (risque cadence) et discounte trop fortement la Contre-2 (risque plafond-ASP). Le pushback des traders qui se concentre sur AMD ou HBM tend à manquer que la vraie vulnérabilité multi-année c'est de savoir si les workloads IA continuent à s'étendre assez vite pour absorber encore une génération de silicium plus cher.

Trois choses à surveiller pour une rupture de cadence

1. Le commentaire en earnings-call de NVIDIA sur l'offre packaging ou mémoire. Si le management commence à hedger les délais de livraison Rubin plus lourdement qu'ils ne l'ont fait avec B200, c'est l'indicateur avancé. « Travaille étroitement avec nos partenaires de packaging » → « dans les temps » → « extension du ramp » → « différé » est le cycle de dégradation du langage.

2. Les disclosures de capacité CoWoS-XL de TSMC. TSMC divulgue la capacité packaging avancé trimestriellement sans nommer les clients. Si le ramp CoWoS-XL glisse sur la table de capacité publique de TSMC, le volume Rubin de NVIDIA se comprime implicitement.

3. Les annonces de qualification HBM4 chez SK Hynix. Samsung et SK Hynix qualifiant HBM4 chez NVIDIA pour le produit Rubin high-spec c'est l'événement gatekeeper. Surveillez la presse coréenne pour les progrès du ramp tout au long de 2026. Si la qualification HBM4 glisse au-delà de Q3 2026, la configuration HBM de lancement de Rubin peut être downgradée ou étalée.

Bottom line

La cadence produit annuelle de NVIDIA — Blackwell vers B300 vers Rubin vers Rubin Ultra vers Feynman — est le programme d'exécution le plus agressif des semi-conducteurs et c'est le driver structurel du modèle de revenu implicite que le marché price. La cadence a tenu jusqu'en 2025 ; ça devient plus dur à partir de là. Les vecteurs de risque sont concentrés sur trois fournisseurs externes (TSMC pour le process, l'oligopole HBM pour la mémoire, TSMC pour le packaging) et un seul glissement à n'importe lequel de ces nœuds retarde la cadence.

Pour les traders, la cadence est « pricée comme base case ». Ça veut dire que l'upside de l'exécution est limité et le downside de tout glissement significatif est large. Le trade côté offre (bottleneck HBM) et le trade côté demande (concentration client) sont des expositions plus propres à la variable cadence que l'action NVDA elle-même, parce qu'ils isolent les jambes de risque spécifiques sans le résidu d'exécution-cadence.

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Dashboard NVDA sur QuantAbundancia — panneau thèse avec les marks actuels.

Le moat CUDA — la défense software que la vitesse de cadence alimente.

Le bottleneck HBM de NVIDIA — la dépendance chaîne d'approvisionnement qui gate chaque pas de cadence.

Évaluation de la menace ASIC custom — le compétiteur côté demande dont la propre cadence tourne en parallèle de celle de NVDA.